📰 新闻内容

2026年5月25日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会 ISCAS 2026 上，华为董事、首席科学家何庭波发表题为「半导体新路径探索与实践」的主旨演讲，正式发表了指导半导体产业发展的新原则——韬(tau)定律。这是继摩尔定律之后，华为首次提出面向半导体演进的系统性理论框架。

韬(tau)定律的核心主张是：以「时间缩微」替代「几何缩微」作为半导体与电子系统演进的新指导原则。传统摩尔定律依赖晶体管尺寸的物理缩小来提升性能，但随着工艺逼近物理极限，几何缩微已接近天花板。韬定律提出通过逻辑折叠等创新技术，持续压缩信号传播时延（时间常数 tau），从而在不依赖几何缩微的前提下，持续提升晶体管密度和系统性能。

据华为披露，过去六年基于韬(tau)定律已成功设计并量产 381 款芯片，覆盖千行百业。即将于2026年秋季面世的麒麟芯片将率先采用逻辑折叠技术，性能大幅提升。预计到2031年，基于韬定律的高端芯片晶体管密度将达到 1.4nm 制程的同等水平。

🔬 技术演进 / 核心问题

  • 摩尔定律困境：晶体管几何缩微放缓 + 成本红利消退，半导体产业急需新的演进指导原则
  • 逻辑折叠（LogicFolding）：突破传统平面布局物理边界，缩短关键路径走线长度，降低信号传播的电阻和电容负载
  • 四层协同优化体系：器件→电路→芯片→系统，贯穿全栈降低时间常数 tau
  • 灵衢总线：重构计算系统互联协议，实现超节点统一内存编址和原生内存语义，大幅降低系统通信时延
  • 量产验证：381 款芯片已量产，2026 秋季麒麟芯片首发逻辑折叠技术

🔑 关键洞察

从「空间」到「时间」的范式转移 摩尔定律的本质是「空间缩微」——把晶体管做小。韬定律的本质是「时间缩微」——让信号跑得更快。这不是工艺改进，思维框架的根本转换。当物理空间的压缩走到尽头，时间维度成为新的优化变量。这一思路与近年来 chiplet、3D 封装等「超越摩尔」路线形成互补，但理论化程度更高。
逻辑折叠：绕过光刻瓶颈的软件-硬件协同路径 逻辑折叠技术的核心价值在于：它不依赖 EUV 光刻机的进一步升级，而是通过电路设计层面的创新来提升晶体管密度。在先进制程设备受制于地缘政治的背景下，这条路径具有特殊的产业意义——它为「不依赖最先进光刻设备也能提升芯片性能」提供了理论支撑和工程实践。
381 款芯片量产：从理论到产业验证 韬定律不是一篇论文里的空想，华为已经用六年的量产数据做了背书。381 款芯片覆盖手机、AI、通信、汽车等多个领域，说明这套方法论具备通用性。2026 秋季麒麟芯片首发逻辑折叠技术，将是市场检验的第一个旗舰级产品。

💡 引发思考

韬定律的发布时机值得玩味。在全球半导体产业围绕先进制程展开激烈竞争的背景下，华为选择在 IEEE 这一全球顶级学术平台上，由首席科学家亲自发布一套完整的理论框架，而非单纯的产品宣传。这既是技术自信的展示，也是一种产业话语权的争夺——谁定义了「下一代半导体演进的原则」，谁就掌握了叙事主导权。

更深层的启示是：当摩尔定律的物理红利见顶，半导体竞争正从「谁的工艺更先进」转向「谁的设计方法论更高效」。韬定律提出的时间缩微范式，本质上是用架构创新弥补工艺差距。如果这条路径被验证为可行，它将重新定义「先进芯片」的含义——不是制程数字更小，而是单位时间内的计算效率更高。这对全球半导体产业格局的影响，可能比任何单一芯片的发布都更深远。

📎 相关阅读

逍遥云初 | 2026.05.25